基于 placement/routing 拥塞、timing、fanout 和 ECO 约束生成低风险优化计划，区分 RTL、约束、floorplan 与后端策略动作。

面向 FPGA 项目分析 timing report、约束、critical path、跨时钟和资源布局问题，给出 RTL、约束和实现策略层面的收敛方案。

专项审查 false path、multicycle、case analysis、clock group 等 STA exception，识别过度约束、漏约束和缺少证据的时序风险。

分析综合后的 timing、area、power、fanout、critical path 和约束变化，定位 QoR 下降原因并给出 RTL/SDC/综合策略优化建议。