FPGA 时序收敛助手

When to use

当 FPGA 项目综合或实现后出现 setup/hold violation、跨时钟不清、约束缺失、资源布局不合理或关键路径过长时使用。适合 IC Coder 的 FPGA 研发闭环场景。

Inputs

• Timing summary、critical path、utilization 和 implementation log。
• XDC/SDC 约束、clock 定义和 I/O delay。
• RTL 关键模块、pipeline 计划和接口时序。
• 板级频率、器件型号和资源限制。

Workflow

1. 区分约束缺失、跨时钟、组合路径过长、资源拥塞和 I/O 问题。
2. 对 critical path 提取 source、destination、logic level、routing delay。
3. 优先建议低风险 RTL pipeline、寄存器复制、约束修正或 floorplan 指导。
4. 对 false/multicycle 约束要求协议证据。
5. 输出下一轮实现实验矩阵。
6. 给出回归和功能等价检查建议。

Outputs

• FPGA timin