把协议规则、状态机、异常优先级和安全属性转成 SVA 计划与断言骨架，帮助验证团队建立可维护的 checker 体系。

把复杂仿真失败、随机种子、配置参数和日志整理成最小复现用例，减少 RTL、验证和工具团队之间的沟通成本。

面向多时钟、多复位设计审查 clock domain crossing 与 reset domain crossing 风险，输出同步策略、waiver 证据和签核前闭环清单。

审查 clock/reset 规划、同步释放、门控时钟、低功耗模式和 test/scan 影响，帮助前端在编码前降低 CDC/RDC 与 STA 风险。

基于 placement/routing 拥塞、timing、fanout 和 ECO 约束生成低风险优化计划，区分 RTL、约束、floorplan 与后端策略动作。

读取功能覆盖、代码覆盖、失败 regression 和验证计划，定位真正阻碍 signoff 的覆盖缺口，生成可执行的 test/constraint/checker 补强方案。

审查 scan chain、test mode、clock/reset、memory BIST、wrapper、ATPG 约束和可测试性风险，帮助前后端在 DFT 前完成交接。

把仿真、Lint、综合、覆盖率、报告归档和失败定位整理成可复现的命令流水线，适合团队把零散脚本升级成可维护流程。

批量分析仿真、Lint、综合、STA、PnR 等 EDA 日志，归类失败原因、提取第一现场证据，并生成可执行的排障优先级。

审查 macro 摆放、pin 方向、通道宽度、电源域、时钟树入口和拥塞风险，帮助物理实现团队在早期减少后端迭代。

围绕 RTL-to-gate、ECO 和约束变化准备 formal equivalence checklist，定位 non-equivalent、unmapped、blackbox 与约束不一致问题。

面向 FPGA 项目分析 timing report、约束、critical path、跨时钟和资源布局问题，给出 RTL、约束和实现策略层面的收敛方案。

面向 SoC/IP 集成审查接口、寄存器、时钟复位、电源域、DFT、版本和依赖关系，生成集成风险地图与交付准入清单。

审查 power domain、isolation、level shifter、retention、power state table 与 RTL/Floorplan/STA 的一致性，减少低功耗签核返工。

在进入 place and route 前审查 netlist、SDC、floorplan、macro、power intent、scan、timing 和物理约束，减少后续反复返工。

把回归结果、失败分类、覆盖率趋势、用例耗时和 owner 状态整理成团队可读的中文看板，支持每日验证例会快速决策。

把已评审的架构说明、接口表、寄存器表和时序约束转成可综合 Verilog/SystemVerilog，并同步产出追踪表、Lint 检查清单和验证交接说明。

分析 RTL Lint 报告，区分真实设计问题、风格问题、工具误报和可接受 waiver，生成低风险修复方案与回归验证清单。

从时钟树、I/O 时序、异步路径、mode/corner 和综合目标出发，生成可审查的 SDC 草案、约束风险表和综合前检查计划。

汇总 STA、CDC/RDC、LEC、Lint、DFT、功耗和物理验证报告，识别真正影响 tapeout 或交付的 blocker 与证据缺口。

在编码前审查 PRD、架构说明、接口表、寄存器表、验证计划和约束假设，提前发现冲突、缺项和不可验证需求。

专项审查 false path、multicycle、case analysis、clock group 等 STA exception，识别过度约束、漏约束和缺少证据的时序风险。

分析综合后的 timing、area、power、fanout、critical path 和约束变化，定位 QoR 下降原因并给出 RTL/SDC/综合策略优化建议。

为 EDA/FPGA/验证问题整理可复现环境清单、命令记录、输入哈希、版本信息和脱敏证据包，便于团队协作和客户支持。

根据 DUT 接口、事务模型、寄存器表和验证计划生成 UVM agent、sequence、scoreboard、coverage 与 smoke regression 骨架，重点保证结构可维护。

从寄存器表生成 UVM Register Abstraction Layer 模型、访问策略、mirror/reset 检查和寄存器测试计划，适合 CSR 密集型 IP。

把仿真失败日志、关键波形信号、断言报错和测试上下文整理成可复现 debug 摘要，帮助工程师快速定位 RTL 或 testbench 根因。