把已评审的架构说明、接口表、寄存器表和时序约束转成可综合 Verilog/SystemVerilog，并同步产出追踪表、Lint 检查清单和验证交接说明。

分析 RTL Lint 报告，区分真实设计问题、风格问题、工具误报和可接受 waiver，生成低风险修复方案与回归验证清单。