面向多时钟、多复位设计审查 clock domain crossing 与 reset domain crossing 风险，输出同步策略、waiver 证据和签核前闭环清单。

审查 clock/reset 规划、同步释放、门控时钟、低功耗模式和 test/scan 影响，帮助前端在编码前降低 CDC/RDC 与 STA 风险。

分析 RTL Lint 报告，区分真实设计问题、风格问题、工具误报和可接受 waiver，生成低风险修复方案与回归验证清单。

汇总 STA、CDC/RDC、LEC、Lint、DFT、功耗和物理验证报告，识别真正影响 tapeout 或交付的 blocker 与证据缺口。