面向多时钟、多复位设计审查 clock domain crossing 与 reset domain crossing 风险，输出同步策略、waiver 证据和签核前闭环清单。

审查 scan chain、test mode、clock/reset、memory BIST、wrapper、ATPG 约束和可测试性风险，帮助前后端在 DFT 前完成交接。

围绕 RTL-to-gate、ECO 和约束变化准备 formal equivalence checklist，定位 non-equivalent、unmapped、blackbox 与约束不一致问题。

审查 power domain、isolation、level shifter、retention、power state table 与 RTL/Floorplan/STA 的一致性，减少低功耗签核返工。

汇总 STA、CDC/RDC、LEC、Lint、DFT、功耗和物理验证报告，识别真正影响 tapeout 或交付的 blocker 与证据缺口。