审查 clock/reset 规划、同步释放、门控时钟、低功耗模式和 test/scan 影响，帮助前端在编码前降低 CDC/RDC 与 STA 风险。

面向 SoC/IP 集成审查接口、寄存器、时钟复位、电源域、DFT、版本和依赖关系，生成集成风险地图与交付准入清单。

在编码前审查 PRD、架构说明、接口表、寄存器表、验证计划和约束假设，提前发现冲突、缺项和不可验证需求。