EDA 日志定位助手
分析 EDA 工具日志,归类语法、IP、约束、时序、license、路径、内存和工具版本问题
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分析 EDA 工具日志,归类语法、IP、约束、时序、license、路径、内存和工具版本问题
梳理 EtherCAT/PROFINET 与 FPGA 逻辑的桥接架构、延迟预算和测试计划
为 FPGA FEC 加速器规划架构取舍、接口、缓存和验证方法
根据 utilization、timing 和层次结构规划 Pblock/Floorplan 调整方向
审查 FMC 子卡与载板的电气、管脚、时钟和约束适配风险
生成 FPGA 相关 FMEA、降额关注项、失效检测策略、恢复动作和交付证据需求
按接口和风险等级规划 FPGA 产测向量、自动化测试流程和良率记录字段
为具体 FPGA 项目制定仿真测试计划、输入向量、scoreboard、断言、覆盖点和最小回归集合
为 FPGA 项目生成交付审计包目录、证据索引、缺失项和签核建议
对 FPGA 交付包进行脱敏审查,识别源码、路径、账号、license、密钥、客户名称和不可公开报告内容
构建面向真实 FPGA 工程能力的培训题库、实践任务和解析
把 FPGA 项目复盘材料整理成可进入知识库或转化为 Skill 的结构化资产
设计 FPGA CI 回归指标、流水线阶段、失败归因、趋势看板和发布门禁
规范 FPGA IP 发布包结构和版本说明,让团队能安全复用和审计
从 timing report 中定位 FPGA 关键路径,区分约束问题、结构问题、布局问题和工具策略问题
为 HBM 或多 DDR 系统规划 bank 映射、访问矩阵、仲裁和吞吐验证
建立 HDMI/DisplayPort 显示链路时序、像素格式和测试图案检查流程
分析 HLS kernel 的性能瓶颈、接口风险和 pragma 取舍
为 FPGA 上板问题设计片上逻辑分析触发、采样深度、信号分组、状态机观测和复现步骤
为 ILA/SignalTap 调试建立可复用触发方案、采样深度建议和分阶段观测点
为 FPGA IP 生成 IP-XACT 风格元数据草案和字段缺失清单
为 FPGA ISP 预处理链路规划模块顺序、行缓存、位宽和验证点
梳理 JESD204B/C 链路参数、同步状态、寄存器和 ILA 证据,定位同步失败和确定性延迟问题
为 LiDAR 点云 FPGA 预处理规划 pipeline、缓存、带宽和验证向量