SDC 与综合规划

When to use

当 RTL 基本稳定，需要进入综合或 STA 约束准备阶段时使用。它帮助工程师把时钟、I/O、false path、multicycle、generated clock、mode/corner 和不确定性整理成可评审的 SDC 草案。

Inputs

• 时钟源、频率、generated clock 关系。
• I/O 接口时序、外部器件假设和 board delay。
• CDC/RDC 路径、异步 reset 和 test mode。
• 面积、功耗、频率目标及综合工具版本。
• 既有 SDC、约束 waiver 和 STA 报告。

Workflow

1. 先列出所有 clock domain 和 generated clock 关系，不急着写 exception。
2. 区分真实异步、逻辑互斥、测试模式、scan 模式和设计 bug。
3. 对每条 false/multicycle exception 给出原因、起点、终点和验证证据。
4. 生成 SDC 草案和 review checklist。
5. 输出综合前风险：未约束路径、过度约束、mode 漏洞、I/O 假设缺失。 6